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   芯片、集成电路设计培训课程表

        培训结束后颁发工程师培训证书。

    班 级 规 模 及 环 境

        为了保证培训效果,增加互动环节,我们坚持小班授课,每期报名人数限3到5人。人手一机,全程实践。

   上课时间和地点

          上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
          本课程每期班限额5名,报满即停止报名,请提前在线或电话预约

   课时
        ◆课时:咨询在线客服
        ◆团体报名优惠措施:两人95折优惠,三人或三人以上9折优惠 。注意:在读学生凭学生证,即使一个人也优惠500元。
        
        ☆注重质量
        ☆边讲边练

        ☆合格学员免费推荐工作

        

        专注高端培训17年,曙海提供的课程得到本行业的广泛认可,学员的能力
        得到大家的认同,受到用人单位的广泛赞誉。

        ★实验设备请点击这儿查看★
   .质.量.保.障.

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在下期培训班中重听;
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

   课程大纲
        全部授课内容均在计算机和实验器材上实际操作。 周末班、连续班、晚班任选

芯片、集成电路设计培训课程表

 

序号

最近开课时

芯片、集成电路设计系列培训班

I1

AMS 方法学(Methodology Kit)培训(Cadence)

AMS Methodology Kit培训(Cadence)

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I2

Virtuoso AMS Designer &Virtuoso XL Layout Editor培训(Cadence)

Virtuoso AMS Designer &Virtuoso XL Layout Editor培训(Cadence)

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I3

Prime Time & Design Compiler培训

Prime Time & Design Compiler培训

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I4
FPGA验证平台培训(Hyperform)

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I5

Active-HDL Celoxica RC250 Riviera CoVer培训

Active-HDL Celoxica RC250 Riviera CoVer培训

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I6

Cadence Assura Verification培训

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I7

Low Power Implementation(Cadence)培训

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I8
Synopsys Verification With VCS培训

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I9
Signoff Timing Analysis with Encounter Timing System培训

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I10
Digital IC Design and Verification培训

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I11
Synopsys Nanosim培训

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I12
Magma 数字流程培训

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I13
版图验证工具ZeniHVeri培训

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I14
Synopsys IC Compiler培训

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I15
Synopsys-DFT Compiler 培训

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I16
Silicon-package-board co-design培训 Silicon-package-board co-design培训

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I17

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I18

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I19

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I20

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I21

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I22

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.(2014年7月11)...............................................................................................
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